台积电早期5nm测试芯片良率80% 2020上半年推出

  【雷竞技须安全稳定 DIY硬件频道】在12月12日的IEEE国际电子器件大会(IEDM 2019)上，台积电概述自家5nm工艺上取得的初步成果。 

  目前，台积电正在向客户提供基于N7和N7P工艺的产品。但在向5nm进发的时候，两者将共享一些设计规则。据悉，与7nm衍生工艺相比，台积电N5的5nm新工艺将增加完整的节点，并在10层以上广泛使用EUV光刻技术，减少7nm+制程的总步骤。另外，台积电还计划会用上第五代FinFET技术。 

  台积电表示，采用5nm EUV工艺产品的晶体管密度将提升约84%、能效提升15%(降低30%功耗)。目前，台积电7nm工艺可在每平毫米的方面积上堆积约1亿个晶体管(96.27mTr/mm2)，5nm新工艺将提升至177.14mTr/mm2。 

  作为试产的一部分，台积电会制造大量的测试芯片，以验证新工艺是否如预期般推进。其中包括一种静态随机存储(SRAM)，以及一种SRAM+逻辑I/O芯片。当前测试的芯片有256 Mb SRAM和一些逻辑器件，平均良率为80%、峰值为90%。尽管新工艺能够缩小移动芯片的大小，但收益率并不高。 

  台积电5N新技术正在处于早期测试阶段，预计可在2020上半年转入量产，预计5nm成品芯片可在2020下半年准备就绪。台积电还展示具有大电流(HC)和高密度(HD)特性的SRAM单元，尺寸分别为25000/21000平方纳米，同时在积极推广有史以来最小的HD SRAM。 

  组合芯片方面，台积电表示包含30%SRAM、60%逻辑(CPU/GPU)以及10%的IO组件。SRAM部分为 256Mb，所占面积为 5.376 平方毫米。若SRAM占芯片的30%面积，则整个芯片面积为17.92平方毫米左右，意味着它并非高性能的现代工艺芯片。

  按照台积电公布80%的平均良率、单片晶圆的峰值良率高于90%。台积电同时指出，该芯片不包含自修复电路，意味着无需添加额外的晶体管，即可实现这一功能。

  通常情况下，芯片制造商会首先杂剧移动处理器上小试牛刀，以分摊新工艺的高昂成本，比如基于7nm EUV的麒麟990 5G SoC(面积接近110平方毫米)。尽管AMD Zen 2芯片看起来很大，但并非所有组件都采用EUV工艺生产。而展望未来，它更适合迁移至5nm EUV。

   在台积电试产的CPU和GPU芯片中，部分网友甚至能可以通过芯片可以达成的频率来逆推良率。在台积电公布的数据中，CPU可在0.7 V电压下实现1.5GHz主频，并在1.2 V电压下达成3.25 GHz频率;至于GPU部分，图中显示可在0.65 V时实现0.66 GHz频率，并在1.2V电压下提升至1.43 GHz。 

  对于未来的芯片来说，支持多种通信技术也是非常重要的功能。台积电还介绍测试芯片中高速PAM-4收发器。此前，其它地方见到过112 Gb/s的收发器。而台积电能够以0.76 pJ/bit的能源效率，达成同样的速率。若进一步推动带宽，台积电还可在肉眼可见的公差范围内取得130 Gb/s的成绩，且此时能效为0.96 pJ/bit(对PCIe 6.0等新技术来说是好事)。 

  为了改进越来越复杂的EUV工艺，台积电在基于193 nm的ArF浸没式光刻技术上花费了很多心思。曾经28nm制程的30~40道掩膜，现已在14/10nm上增加到70道。甚至有报道称，一些领先工艺拥有超过100道掩膜。好消息是，台积电在文中表示，其将在10层以上的设计中广泛使用精简掩膜的新技术。

  在IEDM上，台积电还描述七种不同的晶体管供客户挑选，包括高端的eVT和低端的SVT-LL，uLVT、LVT和SVT(这三种都是低泄漏/LL的衍生版本)，以及从uLVT大幅跳跃到的eLVT。

  按照台积电方面的进度，2020年将会开始出货5nm工艺的芯片，但主要以移动产品为主，桌面产品则会向后推移。台积电第一批客户将是移动端，其中包括苹果A14 Bonic、下一代麒麟SoC。桌面产品方面，AMD下一代RDNA 2显卡架构仅会使用7nm EUV工艺，AMD的Zen 3应该也会采用7nm EUV;Zen 4使用5nm也要等到2021年甚至更晚。NVIDIA下一代安培也仅会使用7nm/7nm+工艺，再往后则需要等到2022年。

  竞争对手方面，英特尔10nm工艺虽然已经进入产能爬坡阶段，但同样针对低功耗移动端;高性能桌面产品依然遥远。三星似乎困在良率上面，目前外界知晓进度并不多。